`timescale 1ns/10ps
`define clock_period 20

module logic_demo_tb;

	reg[3:0] a;
	reg[3:0] b;
	
	wire c;
	wire[3:0] d;

	logic_demo demo0(
		.A(a),
		.B(b),
		.C(c),
		.D(d)
	);
	
	initial begin
		//第一次计算
		a = 4'b0000;
		b = 4'b1010;
		#(`clock_period);
		
		//第二次计算
		a = 4'b0101;
		b = 4'b1010;
		#(`clock_period);
		
		//第三次计算
		a = 4'b1111;
		b = 4'b1010;
		#(`clock_period);
		
	end
endmodule
